Új hozzászólás Aktív témák

• #52 #95904256 törölt tag FehérHolló #49

  Új Válasz 2008-06-03 09:29:44 #52

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  #95904256

  törölt tag

  válasz FehérHolló #49 üzenetére

  "Az rettenetesen ritkán fordulhat elő, hogy L1-ben lévő adat ne legyen benne az L2-ben, mivel ami L1-ben van, ahhoz mostanában hozzáfértek L2-ben (L2 -> L1 áttöltés), így nincs az az értelmes csere-stratégia, ami olyan adatot választana áldozatként L2-ben, ami épp L1-ben is ott van."

  Már amennyiben ritkának számítanak pl. az AMD processzorok...

  szerk.: Ja igen, és ha már a VIA Nano-nál tarunk, az is exclusive szervezésű...

• #50 VaniliásRönk nagyúr FehérHolló #49

  Új Válasz 2008-06-03 09:07:16 #50

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  VaniliásRönk

  nagyúr

  válasz FehérHolló #49 üzenetére

  Exclusive cache-szervezés?

• #47 #95904256 törölt tag FehérHolló #40

  Új Válasz 2008-06-03 00:29:38 #47

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  #95904256

  törölt tag

  válasz FehérHolló #40 üzenetére

  "Ezt nem tudom értelmezni: cache-szinten mi a 'tömb' (úgy, hogy különböző szinteken azonos a cache line size)?"

  "Szerintem több cacheblokk (vagy te minek nevezed, nálam cacheblokk = cache elemi egysége) egyidejű cseréjét értette rajta. Természetesen ez csak előrelátó behozatali stratégiánál fordulhat elő."

  A 'tömb' szó valóban idegen, magára a blokkra gondoltam. Legalábbis a Wikipedia-ban az szerepel a csoport-asszociatív gyorsítótárnál hogy: "A csoport-asszociatív cache esetén a gyorsítandó memóriaegység egy-egy blokkja a gyorsítótár egy blokkcsoportjára képeződhet." Arra gondoltam hogy ha az L2 kisebb asszociativitású lenne, vagyis kevesebb blokkcsoporttal rendelkezne mint az L1, akkor előfordulhatna hogy az L1-ből távozó adat blokkja nem szerepelne az L2-ben, így vagy a RAM-ba kellene írni vagy egy teljes blokkot kellene felszabadítani az L2-ben hogy megtörténhessen az L1->L2 mentés. De ez csak egy tévedés volt, hisz az L1 és L2 is képes a teljes memória bármely adatát tárolni, vagyis a két gyorsítótár asszociativítása egymástól teljesen független.

• #46 P.H. senior tag FehérHolló #40

  Új Válasz 2008-06-02 20:41:33 #46

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  P.H.

  senior tag

  válasz FehérHolló #40 üzenetére

  Az előrelátó behozatali stratégiát SZVSZ nem láthatta bele, mivel a VIA a többitől különálló prefetch cache-t (is) használ.
  "One mechanism predicts future data use based on past load or store requests that miss in the L1. The prefetch data in this case is loaded into our prefetch cache. Another mechanism is a “streaming prefetcher” that loads prefetched data directly into the L1 cache, just as Intel does."

  (Nehéz nem angolul beszélni, cache line = cellaméret - 64 byte -, sor = set )

  Az biztos, hogy manapság nem tisztán az van implementálva, amit leírtunk (ezért csak modell), mert a következők hiányoznak belőle:
  - több request egyidejű kezelésének lehetősége (banks)
  - az L1-ek latency-je 3-4 órajel, viszont a throughput 1
  - exclusive felépítés esetén az L1-ek fizikai címmel is címezhetőeknek kell legyenek, nem csak virtuális címmel (snooping)

  "L1 16 útját még talán lehet azzal magyarázni, hogy ez kell a több lebegőpontos számítás párhuzamosításához"
  Még a közvetlen prefetcher-ek mellett sem látom jelenleg a white paper-ben náluk több request egyidejű kezelésének lehetőségét.
  Akármennyit gondolkodtam ezen, a 16-way L1-nek egyetlen oka lehet: a jövőbeni több magra bővíthetőség - a 12 oldalas white paper-ben 9-szer szerepel a "(first/initial/minimal) implementation" kifejezés, és meg nem jelent microarchitecture-nél sem megszokott ennyi jövőbeli terv hírekbeni megjelenése.

• #41 FehérHolló veterán FehérHolló #40

  Új Válasz 2008-06-01 10:22:47 #41

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  FehérHolló

  veterán

  válasz FehérHolló #40 üzenetére

  Bocs, elszúrtam. Nem 1 órajel, hanem 1 ciklus alatt hozza fel.

• #37 #95904256 törölt tag FehérHolló #35

  Új Válasz 2008-05-31 17:58:31 #37

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  #95904256

  törölt tag

  válasz FehérHolló #35 üzenetére

  "A leggyorsabb komparátorok is csak 0.25ns alatt képesek megbízható eredményt szolgáltatni."

  "3, A 0,25ns nem túl régi érték? Ez mindössze 4GHz-et takar, már pedig vannak ennél gyorsabban futó eszközök is. Pl. az IBM Power6 4,7GHz-en ketyeg, gyárilag."

  "Harmadikra egyelőre nem tudok mit mondani."

  Csak adalékként egy 2002-es IEEE International Conference on Computer Design doksi: A Circuit-Level Implementation ofFast, Energy-Efficient CMOS Comparators for High-Performance Microprocessors

  Van benne egy ábra, ahol 1,8V mellett 125ps körüli, alatti idővel dolgoznak. Az ábrán ugyan nincs feltüntetve, de valószínűleg 90nm-es csíkszélességű áramkörökre vonatkozik. Azt 2002-2003 környékén vezették be. Azóta kicsit még fejlődött a technika...

• #33 #95904256 törölt tag FehérHolló #32

  Új Válasz 2008-05-31 07:06:12 #33

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  #95904256

  törölt tag

  válasz FehérHolló #32 üzenetére

  Azért lenne pár megjegyzésem.

  1, Az L2-őt érdemes legalább akkora méretűre és legaláb annyi részre osztani mint az L1-et, így ha az L1 16 utas és ez elfogadható, akkor az L2-nél is elfogadható kell legyen hogy 16 utas. Ha kevesebb lenne, akkor az L1-be új adat behozatalakor a régi adatot vagy közvetlenül a RAM-ba kellene kiírni vagy előfordulhat hogy az L2-ből nem egy cache sort kell visszaírni a RAM-ba hanem egy egész tömböt, ahhoz hogy hely szabaduljon fel. Ez elég nagy plusz adatforgalmat igényelne a memória buszon. ( szerk.: Ráadásul a memóriában össze-vissza elhelyezkedő adatokról van szó. )

  2, Az cache sebességét nem feltétlenül lassítja az asszociativitás mértéke, mivel lehet párhuzamosan is keresni. Ennek az a hátránya hogy a címet meghajtó áramkörnek bírni kell szuflával hogy egyszerre több komparátor bemenetét tudja meghajtani.

  3, A 0,25ns nem túl régi érték? Ez mindössze 4GHz-et takar, már pedig vannak ennél gyorsabban futó eszközök is. Pl. az IBM Power6 4,7GHz-en ketyeg, gyárilag.

• #31 #95904256 törölt tag FehérHolló #30

  Új Válasz 2008-05-30 21:42:40 #31

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  #95904256

  törölt tag

  válasz FehérHolló #30 üzenetére

  Nem inkább az L1-et furcsállod?

  AMD K8/K10-nél az alábbi a felépítés:
  L1: 128KiB 2-way
  L2: 512KiB 16-way

  VIA Isaiah:
  L1: 128KiB 16-way
  L2: 1024KiB 16-way

  Vagyis a nagyobb L2 mellett 16 utas, ami nem nagy különbség.
  Viszont az L1... nos, azt jól felaprították.

Új hozzászólás Aktív témák