Hirdetés

  2. Fórumok
  3. Lokál
  4. AMD CPU-k jövője - amit tudni vélünk

Új hozzászólás Aktív témák

  • #8756 Petykemano veterán
    Új Válasz #8756
    Új hozzászólás
    Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
    Privát üzenet küldése

    Petykemano

    veterán

    Kijött egy új video MLiD-től.
    Új info az eddigiek felett talán nem is jelent meg az architektúráról.
    Az került megerősítésre, hogy az IPC növekedést elsősorban nem cache méretek növelésével érik el, hanem architekturális változtatásokkal. Ennek megfelelően csak az L1$ mérete változik. Feltehetőleg szélesedik az architektúra. Ez alapján talán nem a valóságtól elrugaszkodott a következő szerepleosztást felfételezni, hogy minek miben van szerepe, mire van nagyobb hatással:

    L1$ => az architektúra szélességével függ leginkább össze - az Instruction Level parallelism (ILP)-re lehet hatással, pontosabban egy szélessebb architektúra kiszolgálásához értelemszerűen nagyobb cache szükséges. Azonos architektúra szélességet feltételezve a mérete sokkal kevésbé lehet hatással az IPC-re, mint a késleltetés.

    L2$ => Feltételezve azt, hogy egy meghatározott architektúra szélesség esetén egy programszál meghatározó adataianak fontos része az L1$-ben, meghatározó része pedig a már 1MB-os L2$-ben elfér, az L2$ további növelése csak a - az SMT miatt - a multithreading teljesíményre lehet hatással.
    Azonban az architektúra szélesedése nyomást gyakorolhat az L2$-re is. Szélesedő architektúra mellett változatlan L2$ méret esetleg csökkentheti a - az SMT-vel nyújtott - multithreading teljesítményt

    L3$ => ez már egyértelműen a magok között megosztható adatokról szól. Bizonyos méret felett már szinte semmilyen hatást nem tud gyakorolni a ST teljesítményre (különösen nem victim viselkedésű cache esetén) És össze nem függő MT programszálak esetén is valószínűleg kicsi a jelentősége. Értelemszerűen összefüggő, adatokat egymás között megosztó, közösen használó programszálak esetén is érvényes a csökkenő határhatékonyság elve.

    Mindezzel együtt számomra a legmeglepőbb mégis az, hogy nem szerepelt a roadmap-en az elkövetkező szerverplatform-X esetén a 3D stackelt L3$ rétegek számának emelése.

    (Egyébként az is érdekes, hogy lehet, hogy a Zen5c szerver N3-on előbb fog debütálni, mint a Zen5 szerver N4-en.)

Új hozzászólás Aktív témák