Új hozzászólás Aktív témák

• #5 shabbarulez őstag apatyas #3

  Új Válasz 2011-09-16 20:22:19 #5

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  shabbarulez

  őstag

  válasz apatyas #3 üzenetére

  Pont hogy nem növeli, hanem csökkenti a késleltetést. 3D TSV-nél az egymás fölé helyezett chipek közötti távolság igen kicsi, száz microméternyi és ezen az igen kis távolságon igen nagy számú összeköttetést lehet kialakítani. A rövidebb távolság kisebb késleltetéssel és alacsonyabb fogyasztással jár. A rövid távolságon viszont igen nagy számosságú kapcsolódást lehet kialakítani, amivel az adatátvitel sávszélességét lehet jelentősen növelni. De kisebb távolságon magasabb órajelen is üzemelhet az átvitel, ami szintén növeli sávszélességet.

  Gondolj bele hogy most a dram chipek a cpu-tól távol több cm-re vannak egy külön foglalatban csücsülő modulon. A cpu és dram chipek közötti távolság viszonylag nagy, félvezető fronton több cm már igen nagy távolság, aminek áthidalása igen körülményes. Ahhoz hogy a két chipet össze tudd kötni hogy adatokat cserélhessenek, sok réz alapú adatvezeték kell amik párhuzamosan futnak célig, igen nagy távolságon. Késleltetést csökkenteni nehezen lehet hisz az adatnak a két chip közötti utat meg kell tennie, ami az idők során nem tud rövidülni. Sávszélességet pedig csak úgy lehet növelni, ha a két chip között minél több párhuzamos réz adatvezetéket építenek ki vagy ezeket minél magasabb frekvencián járatják. A több párhuzamos vezeték(pl. 2 csatornás helyett 4 csatornás memória vezérlő) növeli a pin számosságot, ami növeli a bonyolultságot és ráadásul az egyre több vezeték közötti interferencia sem kedvez a korlátlan növelhetőségnek. A frekvencia növelése is az interferencia korlátaiba fut, rézvezetéken akármeddig büntetlenül nem lehet növelni az adatátvitel sebességét.

  Ha viszont a cpu-ba integrálják a dram-ot akkor ezek az előbb felsorolt korlátok eltűnnek. Persze lesznek helyette mások, mert sosincs ingyen ebéd. Viszont az I/O sebességet nagy mértékben lehet vele növelni. Ha pl. egy cpu-ra integrálnak több dram chipet 3D TSV akkor a chipek közötti távolság alig pár száz micro méternyi lesz, nem pedig több cm. Ez jóval rövidebb távolság ami jóval rövidebb idő alatt tud megtenni az adat, ráadásul e közben kevesebb energiára is van szüksége, így a fogyasztás is mérsékelhető. Az egymáshoz közelebb lévő chipek között sokkal nagyobb számosságú párhuzamos összeköttetés jöhet létre, pl. nem 128 bit mint most egy 2 csatornás memóriavezérlőnél, hanem akár 512-2048 bitnyi vagy távlatokban még sokkal magasabb érték. Ez értelemszerűen a cpu és a dram közötti átvitel sebességét is megnöveli, akár TB/s-ot meghaladó sebesség is elérhető, ami a egyre több feldolgozó egységet tartalmazó chipeknél létszükséglet, hisz egyre több adattal is el kell tudni látni őket, hogy ne csak malmozzanak miközben a feldolgozandó adatra várakoznak. Az igen rövid távolságokon a mostani több cm-es 1.6Gbps/pin-es sebességek helyett fel lehet menni akár 8-10Gbps-re is.

  Persze az hogy mi alkalmaznak erősen annak függvénye mi is a cél. Pl. egy mobil terméknél ahol az I/O fogyasztás alacsonyan tartása a cél, sok párhuzamos de nagy sávszélességű viszonylag alacsony órajelen járó adatkapcsolat a kifizetődő. Teljesítmény orientált megoldásnál ahol az I/O fogyasztás nem olyan kritikus még nagyobb adatátviteli sávszélességeket lehet elérni, pedig több kakaóért cserébe, hisz ingyen ebéd nincs.

  A jelenlegi DRAM-okat is rá lehet pakolni a cpu-kra 3D TSV, de nem távlatokban nem az lesz a legoptimálisabb módszer. Az által hogy a DRAM a logic részhez olyan közel kerül és teljesen megváltoznak a működés feltételei már célszerűvé válik a DRAM belső felépítésének is az áttervezése. Úgy sokkal hatékonyabbá lehet tenni a 3D TSV-s kialakítást. Egy így áttervezett DRAM-mal pedig még tovább csökkenthető a késleltetés és növelhető az adatátvitel mértéke vagy csökkenthető a fogyasztás.

Új hozzászólás Aktív témák