Új hozzászólás Aktív témák

• #7 shabbarulez őstag ViZion #6

  Új Válasz 2011-09-16 22:06:21 #7

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  shabbarulez

  őstag

  válasz ViZion #6 üzenetére

  Miért kellene bármit is kidobni? A felhasználók tipikusan 3-5 évente cserélnek gépet, akkor is jellemzően 1:1-ben mindent cserélnek. Vesznek a régi helyette egy újat, a régi meg kuka. Esetleg átavanzsálódik 2. számú géppé és a korábbi 2. számú kerül kukába. Sokan állandóan rinyálnak a foglalat váltások miatt vagy hogy új technológiák érkeznek(ddr váltás, pci-e, usb, sata, stb), mintha e miatt bármit is le kellene cserélni. A fogyasztók döntő többségét(érsd ~90%-át) ez marhára hidegen hagyja. Amikor a fogyasztó gépet cserél, mert a régi már megszolgálta az idejét, akkor nem nézi azt hogy az azt megelőző 3-5 évben mik cserélődtek, meg hogy az azt követő 3-5 évben mik fognak cserélődni. Az aktuális vásárláskori időpillanat kínálatából választ egy terméket és remekül meg lesz vele 3-5 évig, a nélkül hogy azon keseregnek hogy e közben milyen új termékek jelentek meg a piacon.

  A félvezető gyártás kezdetek óta az integráltság fokának növeléséről szól, szóval az hogy olyan komponensek amik eddig nem voltak a cpu részei, hanem az alaplapon különálló életet éltek idővel integrálódnak abban semmi rendkívüli nincs. Az hogy a memória is idővel sorra kerül évek óta előre látható folyamat része. Value szegmenbe be lehet rakni 4GB-ot, mainstreambe 8-at, esetleg mainstream tetejénél 16-ot és ezzel bőven le lehet fedni a vásárlói igény 90+%-át. Ennyi memória integrálása pedig megoldható, később a gyártástechnológia fejlődéséből adódóan a méret tovább növelhető a szükség mértékében. Így az alaplapról eltűnhetnek a külső memória modulok, egyszerűsödhet a design. A külső csatlakozás megszűnése miatt pin-ek szabadulnak föl, ez pedig arra lehet fordítani hogy a déli hidat is a cpu-ba integrálják. És lőn lenni: SoC, az az irány ami a kezdetek óta a cél volt. Mobil fronton előbb csináltak SoC-ket mert a felhasználás előbb kívánta meg, de a PC is mindig e felé tartott.

  Szerver front már nehezebben megoldható, mert annyi memória azért még nem integrálható ami szerver fronton külső modulokkal elérhető. Ott először heterogén megoldás kell, lesz cpu-ba integrált nagy sebességű dram, meg marad a külső bővíthetőség is. Az integrált dram használatának módja kétféle lehet. Lehet akár egy nagy méretű last level cache, ilyenkor az OS-en/programokon nem kell módosítani hisz marad a mostani rendszer. De be is szerveződhet a rendszer memóriába. Pl. van 32GB intergált dram, meg 512GB külső memória. 0-32GB közötti címtér az integrált gyors dram, 33-544GB a külső dram. Ehhez viszont már OS és programok szintén is támogatás kell hogy optimális legyen az erőforrás használat. Mindkettő mellett szólhatnak pro és kontra érvek, idővel majd eldől mit választanak.

  Ahogy idővel megjelennek majd a silicon photonics alapú nagy sebességű chipek közötti optikai összeköttetések szerver fronton még tovább alakulhat a memória rendszer szervezése. A mai modulos rendszer helyett sokkal kisebb méretű bélyegnyi területű megoldások jöhetnek. 3D TSV-vel sok dram kerülhet egy ilyen chipbe, lehet saját memória vezérlője, cache-e, meg egy nagy sebességű optikai uplinkje. Ezeket az új "memória modulokat" a cpu-k kvázi úgy érnék el mint ma egy több procis rendszerben HT/QPI-n keresztül a másik memória területét(remote memory) csak egy nagy sebességű, alacsony késleltetésű optikai csatlakozáson történne az adatok cseréje.

  A cache SRAM cella mérete azért nagyobb mint egy memória DRAM cella mérete, holott ugyanannyi bitet tárolnak, mert többlet funkcionalitásnak kell megfelelnie, gyorsabb elérést kell biztosítani, nagyobb átvitellel ami méretben is materializálódik. Mindennek ára van amit valahol meg kell fizetni. Épp ezért ugyanannyi memória SRAM-ból sokkal nagyobb die mérettel járna mint DRAM-ból. Persze ha a kívánt memória mérete egy idő után már nem nő jelentősen tovább, pl. mainstam piacon 8GB jó ideig elég lehet, akkor a gyártástechnológia fejlődésével egy idő után elérhet az a pont hogy a rendszer memória egy nagy cache is lehetne.

  Erre azért rövid távon nem nagyon számolj. A jővőben meg fog maradni a cache-dram megosztás, max a memória hierarchia átalakul a jelenlegihez képest. Pl. a Haswell-lel kapcsolatban már az első szivárogtatott infók óta az átdolgozott cache rendszerről beszélnek. Nagy valószínűséggel a jelenlegi ring busz lecserélődik egy 2D mesh NoC(Network on Chip)-re. Mondjuk minden magnak lesz 256kb L2 cache-e mint most, de külön L3 már nem lesz. Az L3 cache-t a L2 cache-ek összessége fogja alkotni, kvázi mint egy virtuális L3 cache. Az elmúlt évek során bemutatott két fejlesztői chip(80 és 48 magos) esetén ilyen megoldást már bemutattak és más gyártók is alkalmaznak ilyen megoldást pl. Tilera.

  Persze a cache méretét is lehet növelni a mostani 6T vagy 8T SRAM helyett DRAM-os megoldást használva. Ott van példának az IBM Powernél használ eDRAM megoldása. Az Intel a Floating Body Cell(FBC) megoldását demózza már évek óta 15nm-en, nem lenne meglepő hogy 14nm-es nodenál erre váltanának. A SRAM cellához mérten az FBC cella mérete 4-5x kisebb így egységnyi területen nagyobb kapacitású cache alakítható ki belőle. Hozzáadva ehhez a 22nm-ről 14nm-ről váltás gyártástechnológiából eredő cellaméret csökkenését 14nm-en úgy 10x nagyobb cache lehetne kialakítani FBC-ből ugyanakkora felületen, mint 22nm-en SRAM-ból. Persze itt sincs ingyen ebéd, ahogy eDRAM-nál sincs. Az FBC késleltetése valamivel nagyobb mint az SRAM-é, valamit időszakosan frissíteni is kell a cellákat hogy veszítsék el a tartalmukat, de cserébe a nagyobb cache kárpótolhat.

• #5 shabbarulez őstag apatyas #3

  Új Válasz 2011-09-16 20:22:19 #5

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  shabbarulez

  őstag

  válasz apatyas #3 üzenetére

  Pont hogy nem növeli, hanem csökkenti a késleltetést. 3D TSV-nél az egymás fölé helyezett chipek közötti távolság igen kicsi, száz microméternyi és ezen az igen kis távolságon igen nagy számú összeköttetést lehet kialakítani. A rövidebb távolság kisebb késleltetéssel és alacsonyabb fogyasztással jár. A rövid távolságon viszont igen nagy számosságú kapcsolódást lehet kialakítani, amivel az adatátvitel sávszélességét lehet jelentősen növelni. De kisebb távolságon magasabb órajelen is üzemelhet az átvitel, ami szintén növeli sávszélességet.

  Gondolj bele hogy most a dram chipek a cpu-tól távol több cm-re vannak egy külön foglalatban csücsülő modulon. A cpu és dram chipek közötti távolság viszonylag nagy, félvezető fronton több cm már igen nagy távolság, aminek áthidalása igen körülményes. Ahhoz hogy a két chipet össze tudd kötni hogy adatokat cserélhessenek, sok réz alapú adatvezeték kell amik párhuzamosan futnak célig, igen nagy távolságon. Késleltetést csökkenteni nehezen lehet hisz az adatnak a két chip közötti utat meg kell tennie, ami az idők során nem tud rövidülni. Sávszélességet pedig csak úgy lehet növelni, ha a két chip között minél több párhuzamos réz adatvezetéket építenek ki vagy ezeket minél magasabb frekvencián járatják. A több párhuzamos vezeték(pl. 2 csatornás helyett 4 csatornás memória vezérlő) növeli a pin számosságot, ami növeli a bonyolultságot és ráadásul az egyre több vezeték közötti interferencia sem kedvez a korlátlan növelhetőségnek. A frekvencia növelése is az interferencia korlátaiba fut, rézvezetéken akármeddig büntetlenül nem lehet növelni az adatátvitel sebességét.

  Ha viszont a cpu-ba integrálják a dram-ot akkor ezek az előbb felsorolt korlátok eltűnnek. Persze lesznek helyette mások, mert sosincs ingyen ebéd. Viszont az I/O sebességet nagy mértékben lehet vele növelni. Ha pl. egy cpu-ra integrálnak több dram chipet 3D TSV akkor a chipek közötti távolság alig pár száz micro méternyi lesz, nem pedig több cm. Ez jóval rövidebb távolság ami jóval rövidebb idő alatt tud megtenni az adat, ráadásul e közben kevesebb energiára is van szüksége, így a fogyasztás is mérsékelhető. Az egymáshoz közelebb lévő chipek között sokkal nagyobb számosságú párhuzamos összeköttetés jöhet létre, pl. nem 128 bit mint most egy 2 csatornás memóriavezérlőnél, hanem akár 512-2048 bitnyi vagy távlatokban még sokkal magasabb érték. Ez értelemszerűen a cpu és a dram közötti átvitel sebességét is megnöveli, akár TB/s-ot meghaladó sebesség is elérhető, ami a egyre több feldolgozó egységet tartalmazó chipeknél létszükséglet, hisz egyre több adattal is el kell tudni látni őket, hogy ne csak malmozzanak miközben a feldolgozandó adatra várakoznak. Az igen rövid távolságokon a mostani több cm-es 1.6Gbps/pin-es sebességek helyett fel lehet menni akár 8-10Gbps-re is.

  Persze az hogy mi alkalmaznak erősen annak függvénye mi is a cél. Pl. egy mobil terméknél ahol az I/O fogyasztás alacsonyan tartása a cél, sok párhuzamos de nagy sávszélességű viszonylag alacsony órajelen járó adatkapcsolat a kifizetődő. Teljesítmény orientált megoldásnál ahol az I/O fogyasztás nem olyan kritikus még nagyobb adatátviteli sávszélességeket lehet elérni, pedig több kakaóért cserébe, hisz ingyen ebéd nincs.

  A jelenlegi DRAM-okat is rá lehet pakolni a cpu-kra 3D TSV, de nem távlatokban nem az lesz a legoptimálisabb módszer. Az által hogy a DRAM a logic részhez olyan közel kerül és teljesen megváltoznak a működés feltételei már célszerűvé válik a DRAM belső felépítésének is az áttervezése. Úgy sokkal hatékonyabbá lehet tenni a 3D TSV-s kialakítást. Egy így áttervezett DRAM-mal pedig még tovább csökkenthető a késleltetés és növelhető az adatátvitel mértéke vagy csökkenthető a fogyasztás.

Új hozzászólás Aktív témák