Új hozzászólás Aktív témák

• #59 P.H. senior tag TK36 #58

  Új Válasz 2008-12-01 21:56:30 #59

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  P.H.

  senior tag

  válasz TK36 #58 üzenetére

  "Felülméretezni" cache-t csak kétféleképpen lehetne, a TLB-k vagy a cache-ekre nehezedő nyomás miatt, amúgy L1/L2/L3 relációban is a minélnagyobb/minélnagyobb/minélnagyobb szabály érvényes.

  Egyrészt pl. a Core2 TLB-megközelítés nem optimális, mégis működik:

  "One of the stark differences between Nehalem and the Core 2 TLBs is the degree to which they cover the caches. In Core 2, there was 6MB of cache and the TLBs could translate 2176KB of memory using the smaller 4KB pages (most applications do not use large pages), effectively covering half or a third of the full L2 cache (depending on whether we are discussing Merom or Penryn). In contrast, each Nehalem core has 576 entries for the small pages and 2304 for the whole chip. This many TLB entries can translate 9216KB – more than enough to contain the whole 8MB L3 cache using small pages alone." ([link]).

  Másrész végletekig fokozni mind az exclusive, mind az inclusive cache-felépítést csökkentheti a hatékonyságot: az inclusive (Intel) és az exclusive (AMD) felépítésnél is később be kell vezetni, hogy egy shared last level cache-hez csak bizonyos számú mag tartozik.

  A TLB-k sebességkritikussága (1 órajel) miatt szerintem ez fognak határt szabni először a cache-ek növekedésének (de itt már inkább a x86 világon kívülről fognak példákat venni a mérnökök).

• #51 Oliverda titán TK36 #50

  Új Válasz 2008-12-01 18:22:11 #51

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Oliverda

  titán

  válasz TK36 #50 üzenetére

  Szerintem addigra igen. Más most sem olyan túlságosan vészes.

Új hozzászólás Aktív témák