Új hozzászólás Aktív témák

• #10167 Abu85 HÁZIGAZDA Löncsi #10163

  Új Válasz 2012-05-26 16:45:50 #10167

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Abu85

  HÁZIGAZDA

  válasz Löncsi #10163 üzenetére

  Nem, ezen a grafikonon négy adat van. Tranyók, órajel, energiafelvétel és IPC. Azt mutatja, hogy Moore trövénye és a Dennard Scaling hogyan változik. Moore törvénye láthatóan él, de a többi az erős skálázhatósága megfeneklett. Ez napjaink legnagyobb problémája, hogy azok a szabályok már nem használhatók, amelyekre a 2000-es évek elején, illetve azelőtt a chipek tervezése épült. Ez hozta el a többmagos processzorokat is, de minél közelebb kerülünk a CMOS határaihoz, annál erősebbek a fizika törvényeiből eredő limitációk. Pontosan ezért megy mindenki a heterogén többmagos fejlesztések irányába. Most, hogy a Dennard Scaling ennyire lapos grafikont mutat új elvek szükségesek a chiptervezésben. A teljesítmény növelésének egyetlen módja az maradt, ha a lapka átlagos pJ/FLOP aránya egyre kisebb.

  Olyan nincs, hogy 3D-s tranyóelhelyezés. Már a planáris tranzisztorok is 3D-sek. Ez csak egy marketingszöveg. Ennek a neve valójában FinFET. Az Intel azért vezette be, mert el akarják kerülni a SOI használatát. Idővel persze elkerülhetetlen lesz, de egyelőre jóval több cég készít bulk wafert, így addig kell húzni ezt, ameddig lehet. A fenti problémát nem oldja meg a FinFET sem, sőt még az FD-SOI melletti FinFET sem fogja. Az egyetlen út az adott lapka pJ/FLOP arányának a csökkentése. Ezt jelenleg két módon lehet. Követni Pollack szabályát, ami a jóval egyszerűbb processzormagokra való tervezést próbálja előtérbe helyezni. Ilyenkor az adott processzormag kisebb lesz, így több fér bele egy adott tranyóbudgetbe, és azzal, hogy a különböző bonyolult feldolgozó logikákat (pl.: out-of-order helyett in-order rendszer) egyszerűsítik csökken a pJ/FLOP érték. Ezzel a teljes lapka throughput teljesítménye növelhető, cserébe viszont drasztikusan esik az egy szálon elérhető teljesítmény. A másik opció a heterogén többmagos felépítés, vagyis a lapkában két célirányos megközelítés lesz a magokra, azaz LOC és TOC dizájn. Az előbbi magok a hagyományos értelemben vett processzormagok, vagyis továbbra is a késleltetésre érzékeny feldolgozás az elsődleges feladatuk, így alapvetően gyúrnak az egyszálú teljesítményre, míg az utóbbi magok lényegében megfelelnek a lapka IGP részének, vagyis kifejezetten a throughput terhelést igényeit tartják szem előtt. Ezzel a módszerrel a processzormagok pJ/FLOP értéke nem csökken jelentősen, de az IGP ezt kompenzálja, így az átlagolt érték már csökken, ezenkívül megmarad a magas egyszálú teljesítmény is. A hátrányok a LOC és TOC dizájnnal ott keletkeznek, hogy eléggé meg kell változtatni a programozási szokásokat, illetve úgy kell tervezni az IGP-t, hogy az a rendszer szerves része legyen, és ne csak egy kiegészítője. Ez az oka annak, hogy az AMD a GCN-t már úgy tervezte, hogy ugyanazokat a 64 bites pointereket kezelje, amelyeket az AMD64-es processzormagok. Ugyanez lesz a Larrabee integrálásával is, illetve az NV Maxwell is erre tart, csak nyilván ARM alapokra építkezve.

  [ Szerkesztve ]

  Senki sem dől be a hivatalos szóvivőnek, de mindenki hisz egy meg nem nevezett forrásnak.

Új hozzászólás Aktív témák