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• #429 Raymond félisten dezz #426

  Új Válasz 2007-05-06 01:16:05 #429

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  Raymond

  félisten

  válasz dezz #426 üzenetére

  Ez a resz leir mindent szepen es tomoren:
  
  ''Wie bereits hinlänglich bekannt ist, führt AMD beim K10 ein drittes Cache-Level ein. Auf diesen L3 Cache können alle Kerne gemeinsam zugreifen, während sie dedizierte L1 und L2 Caches haben. Liegen die benötigen Daten im L1 Cache, kann ein CPU-Kern sie direkt laden. Dies funktioniert auch, wenn sie im L1 Cache einer anderen CPU liegen. In diesem Fall läuft die Kommunikation wiederum über die Crossbar. Liegen die Daten im L2 Cache, werden sie in den L1 Cache geholt und im L2 Cache gelöscht. Liegen die Daten im L3 Cache, können sie direkt in den L1 Cache geladen werden, ohne einen Umweg über den L2.
  
  Ist der L1 Cache voll, werden dort die ältesten Daten wieder in den L2 Cache geschrieben, ist dieser auch voll, in den L3 Cache usw. bis in den Hauptspeicher. Im Gegensatz zum L2 Cache werden vom L3 Cache geladene Daten nicht zwangsweise verworfen. Mithilfe eines Shared-Bits kann die CPU kernübergreifend genutzte Daten markieren, sie stehen dann auch anderen Kernen zur Verfügung.''
  
  Ugy van ahogy ertelmezted.
  
  Akkor az AMD doksi 216-os oldalan azert van az az elrendezes ami, mert igy tudtak az L3-at megfeleloen abrazolni.
  
  [Szerkesztve]

  Privat velemeny - keretik nem megkovezni...

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